基于FPGA的简易可存储示波器设计
2013-08-12
传统的示波器虽然功能齐全，但是体积大、重量重、成本高、等一系列问题使应用受到了限制。有鉴于此，便携式数字存储采集器就应运而生，它采用了LCD显示、高速A/D采集与转换、ASIC芯片等新技术，具有很强的实用性和巨大的市场潜力，也代表了当代电子测量仪器的一种发展趋势，即向功能多、体积小、重量轻、使用方便的掌上型仪器发展。
系统组成结构及工作原理
系统的硬件部分为一块高速的数据采集电路板。它能够实现双通道数据输入，每路采样频率可达到60Mbit/s。从功能上可以将硬件系统分为：信号前端放大及调理模块、高速模数转换模块、FPGA逻辑控制模块、单片机控制模块、USB数据传输模块、液晶显示和键盘控制等几部分，其结构形式如图1所示。
图1 系统原理结构图
输入信号经前置放大及增益可调电路转换后，成为符合A/D转换器要求的输入电压，经A/D转换后的数字信号，由FPGA内的FIFO缓存，再经USB接口传输到计算机中，供后续数据处理，或直接由单片机控制将采集到的信号显示在液晶屏幕上。
高速数据采集模块
本系统可实现双通道同步数据采集，而且每通道的采集速度要达到60Mbit/s，考虑到两路数据采集应保持同步并行，因此在设计中采用每通道都有独自的采样保持器和A/D转换器。选用MAXIM公司MAX1197型A/D转换器，它是一款双通道、3.3V供电、每通道60Mbit/s采样频率的模数转换器芯片。它内部集成双路差分宽带采样保持器和A/D转换器，可以输出锁存，具有低功耗、小尺寸、高动态性能的特点。
FPGA控制单元
可编程逻辑器件FPGA是一种半定制的ASIC，它允许电路设计者自行编程实现特定应用的功能。本设计采用了原理图输入和VHDL语言输入两种不同的方法，控制单元承载了大部分控制任务，为各个功能模块提供相应的控制信号以确保整个系统工作的正确性。具体实现如下几个方面的功能：
分频电路及产生A/D转换器的控制信号
本数据采集系统，具有比较宽的测量范围，在FPGA内部设计了一个分频电路，用来实现针对不同频率的被测信号选择不同的采样频率，确保采集数据更加精确。分频单元采用图形输入方法实现其内部结构图如图4所示。在图4中，利用T触发器在输入为1时，每个时钟沿到来时输出会发生跳变来实现分频的。同时z6尊龙凯时可以看出，T触发器的输入是有一些逻辑组合构成的，这就构成了门控时钟。对于门控时钟，仔细分析时钟函数，以避免毛刺的影响。而门控时钟在满足以下两个条件时，则可保证时钟信号不出现危险的毛刺，门控时钟可以像全局时钟一样可靠的工作。
·驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。
·逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。
对于本设计中的A/D转换器，其控制信号只有两个：时钟输入信号CLK和使能输出信号OE。CLK信号直接通过有源晶振输入60M的信号，而OE信号则通过FPGA内部将和CLK同频同相的时钟信号反相后得到，这样刚好可以满足A/D转换器的转换时序关系。
